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Executable file
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Executable file
/* SPDX-License-Identifier: GPL-2.0 */
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/*
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* Copyright (c) 2019 MediaTek Inc.
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*/
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#include <linux/kernel.h>
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#include <mt-plat/mtk_devinfo.h>
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#include <linux/of.h>
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#include <linux/of_address.h>
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#include <helio-dvfsrc-opp.h>
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#include <helio-dvfsrc-qos.h>
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#include <helio-dvfsrc-mt6853.h>
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#ifdef CONFIG_MEDIATEK_DRAMC
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#include <dramc.h>
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#endif
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#define SOC_CPE_DETECT
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#define AGING_VALUE 12500
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#define V_VMODE_SHIFT 0
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#define V_AGING_SHIFT 4
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#define V_CT_SHIFT 5
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#define V_CT_TEST_SHIFT 6
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#define V_CT_OPP3_SHIFT 7
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static int opp_min_bin_opp0;
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static int opp_min_bin_opp3;
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static int opp_min_bin_opp3_1;
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static int is_vcore_ct;
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static int dvfsrc_rsrv;
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#ifndef CONFIG_MEDIATEK_DRAMC
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static int mtk_dramc_get_steps_freq(unsigned int step)
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{
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pr_info("get dram steps_freq fail\n");
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return 4266;
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}
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#endif
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u32 dvfsrc_ct_mode(void)
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{
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return is_vcore_ct;
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}
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u32 dvfsrc_vcore_mode(void)
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{
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return dvfsrc_rsrv;
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}
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void dvfsrc_opp_level_mapping(void)
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{
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set_vcore_opp(VCORE_DVFS_OPP_0, VCORE_OPP_0);
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set_vcore_opp(VCORE_DVFS_OPP_1, VCORE_OPP_0);
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|
set_vcore_opp(VCORE_DVFS_OPP_2, VCORE_OPP_1);
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|
set_vcore_opp(VCORE_DVFS_OPP_3, VCORE_OPP_0);
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|
set_vcore_opp(VCORE_DVFS_OPP_4, VCORE_OPP_1);
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|
set_vcore_opp(VCORE_DVFS_OPP_5, VCORE_OPP_2);
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|
set_vcore_opp(VCORE_DVFS_OPP_6, VCORE_OPP_0);
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|
set_vcore_opp(VCORE_DVFS_OPP_7, VCORE_OPP_1);
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|
set_vcore_opp(VCORE_DVFS_OPP_8, VCORE_OPP_2);
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|
set_vcore_opp(VCORE_DVFS_OPP_9, VCORE_OPP_0);
|
|
set_vcore_opp(VCORE_DVFS_OPP_10, VCORE_OPP_1);
|
|
set_vcore_opp(VCORE_DVFS_OPP_11, VCORE_OPP_2);
|
|
set_vcore_opp(VCORE_DVFS_OPP_12, VCORE_OPP_3);
|
|
set_vcore_opp(VCORE_DVFS_OPP_13, VCORE_OPP_0);
|
|
set_vcore_opp(VCORE_DVFS_OPP_14, VCORE_OPP_1);
|
|
set_vcore_opp(VCORE_DVFS_OPP_15, VCORE_OPP_2);
|
|
set_vcore_opp(VCORE_DVFS_OPP_16, VCORE_OPP_3);
|
|
set_vcore_opp(VCORE_DVFS_OPP_17, VCORE_OPP_0);
|
|
set_vcore_opp(VCORE_DVFS_OPP_18, VCORE_OPP_1);
|
|
set_vcore_opp(VCORE_DVFS_OPP_19, VCORE_OPP_2);
|
|
set_vcore_opp(VCORE_DVFS_OPP_20, VCORE_OPP_3);
|
|
|
|
set_ddr_opp(VCORE_DVFS_OPP_0, DDR_OPP_0);
|
|
set_ddr_opp(VCORE_DVFS_OPP_1, DDR_OPP_1);
|
|
set_ddr_opp(VCORE_DVFS_OPP_2, DDR_OPP_1);
|
|
set_ddr_opp(VCORE_DVFS_OPP_3, DDR_OPP_2);
|
|
set_ddr_opp(VCORE_DVFS_OPP_4, DDR_OPP_2);
|
|
set_ddr_opp(VCORE_DVFS_OPP_5, DDR_OPP_2);
|
|
set_ddr_opp(VCORE_DVFS_OPP_6, DDR_OPP_3);
|
|
set_ddr_opp(VCORE_DVFS_OPP_7, DDR_OPP_3);
|
|
set_ddr_opp(VCORE_DVFS_OPP_8, DDR_OPP_3);
|
|
set_ddr_opp(VCORE_DVFS_OPP_9, DDR_OPP_4);
|
|
set_ddr_opp(VCORE_DVFS_OPP_10, DDR_OPP_4);
|
|
set_ddr_opp(VCORE_DVFS_OPP_11, DDR_OPP_4);
|
|
set_ddr_opp(VCORE_DVFS_OPP_12, DDR_OPP_4);
|
|
set_ddr_opp(VCORE_DVFS_OPP_13, DDR_OPP_5);
|
|
set_ddr_opp(VCORE_DVFS_OPP_14, DDR_OPP_5);
|
|
set_ddr_opp(VCORE_DVFS_OPP_15, DDR_OPP_5);
|
|
set_ddr_opp(VCORE_DVFS_OPP_16, DDR_OPP_5);
|
|
set_ddr_opp(VCORE_DVFS_OPP_17, DDR_OPP_6);
|
|
set_ddr_opp(VCORE_DVFS_OPP_18, DDR_OPP_6);
|
|
set_ddr_opp(VCORE_DVFS_OPP_19, DDR_OPP_6);
|
|
set_ddr_opp(VCORE_DVFS_OPP_20, DDR_OPP_6);
|
|
}
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void dvfsrc_opp_table_init(void)
|
|
{
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|
int i;
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|
int vcore_opp, ddr_opp;
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|
for (i = 0; i < VCORE_DVFS_OPP_NUM; i++) {
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|
vcore_opp = get_vcore_opp(i);
|
|
ddr_opp = get_ddr_opp(i);
|
|
|
|
if (vcore_opp == VCORE_OPP_UNREQ || ddr_opp == DDR_OPP_UNREQ) {
|
|
set_opp_table(i, 0, 0);
|
|
continue;
|
|
}
|
|
set_opp_table(i, get_vcore_uv_table(vcore_opp),
|
|
mtk_dramc_get_steps_freq(ddr_opp) * 1000);
|
|
}
|
|
}
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static int get_vb_volt(int vcore_opp)
|
|
{
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int idx;
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|
int ret = 0;
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|
int ptpod = get_devinfo_with_index(209);
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|
pr_info("%s: PTPOD: 0x%x\n", __func__, ptpod);
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|
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|
switch (vcore_opp) {
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|
case VCORE_OPP_0:
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|
idx = (ptpod >> 4) & 0x7;
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|
if (idx >= opp_min_bin_opp0)
|
|
ret = 1;
|
|
break;
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|
case VCORE_OPP_3:
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|
idx = ptpod & 0xF;
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|
if (idx >= opp_min_bin_opp3 && idx < opp_min_bin_opp3_1)
|
|
ret = 1;
|
|
else if (idx >= opp_min_bin_opp3_1 && idx < 9)
|
|
ret = 2;
|
|
break;
|
|
default:
|
|
break;
|
|
}
|
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|
return ret * 25000;
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|
}
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|
static int is_rising_need(void)
|
|
{
|
|
int idx;
|
|
int ptpod = get_devinfo_with_index(209);
|
|
|
|
pr_info("%s: PTPOD: 0x%x\n", __func__, ptpod);
|
|
|
|
idx = ptpod & 0xF;
|
|
if (idx == 1 || idx == 9)
|
|
return idx;
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return 0;
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|
}
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|
static int __init dvfsrc_opp_init(void)
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|
{
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|
struct device_node *dvfsrc_node = NULL;
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|
int vcore_opp_0_uv, vcore_opp_1_uv, vcore_opp_2_uv, vcore_opp_3_uv;
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|
int ct_test = 0;
|
|
int is_vcore_aging = 0;
|
|
int ct_opp3_en = 0;
|
|
int dvfs_v_mode = 0;
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|
void __iomem *dvfsrc_base;
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|
set_pwrap_cmd(VCORE_OPP_0, 0);
|
|
set_pwrap_cmd(VCORE_OPP_1, 1);
|
|
set_pwrap_cmd(VCORE_OPP_2, 2);
|
|
set_pwrap_cmd(VCORE_OPP_3, 3);
|
|
|
|
vcore_opp_0_uv = 725000;
|
|
vcore_opp_1_uv = 650000;
|
|
vcore_opp_2_uv = 600000;
|
|
vcore_opp_3_uv = 550000;
|
|
|
|
dvfsrc_node =
|
|
of_find_compatible_node(NULL, NULL, "mediatek,dvfsrc");
|
|
|
|
/* For Doe */
|
|
if (dvfsrc_node) {
|
|
dvfsrc_base = of_iomap(dvfsrc_node, 0);
|
|
if (dvfsrc_base) {
|
|
dvfsrc_rsrv = readl(dvfsrc_base + 0x610);
|
|
iounmap(dvfsrc_base);
|
|
}
|
|
pr_info("%s: vcore_arg = %08x\n",
|
|
__func__, dvfsrc_rsrv);
|
|
dvfs_v_mode = (dvfsrc_rsrv >> V_VMODE_SHIFT) & 0x3;
|
|
is_vcore_ct = (dvfsrc_rsrv >> V_CT_SHIFT) & 0x1;
|
|
ct_test = (dvfsrc_rsrv >> V_CT_TEST_SHIFT) & 0x1;
|
|
is_vcore_aging = (dvfsrc_rsrv >> V_AGING_SHIFT) & 0x1;
|
|
ct_opp3_en = (dvfsrc_rsrv >> V_CT_OPP3_SHIFT) & 0x1;
|
|
}
|
|
|
|
if (is_vcore_ct) {
|
|
if (ct_test) {
|
|
opp_min_bin_opp0 = 2;
|
|
opp_min_bin_opp3 = 3;
|
|
opp_min_bin_opp3_1 = 6;
|
|
} else {
|
|
opp_min_bin_opp0 = 3;
|
|
opp_min_bin_opp3 = 4;
|
|
opp_min_bin_opp3_1 = 7;
|
|
}
|
|
vcore_opp_0_uv -= get_vb_volt(VCORE_OPP_0);
|
|
if (ct_opp3_en)
|
|
vcore_opp_3_uv -= get_vb_volt(VCORE_OPP_3);
|
|
}
|
|
|
|
if (is_rising_need() == 1)
|
|
vcore_opp_3_uv = 575000;
|
|
else if (is_rising_need() == 9)
|
|
vcore_opp_3_uv = 600000;
|
|
|
|
if (dvfs_v_mode == 3) {
|
|
/* LV */
|
|
if (vcore_opp_0_uv == 700000)
|
|
vcore_opp_0_uv = 662500;
|
|
else
|
|
vcore_opp_0_uv = 687500;
|
|
|
|
vcore_opp_1_uv = 612500;
|
|
vcore_opp_2_uv = 568750;
|
|
|
|
if (vcore_opp_3_uv == 525000)
|
|
vcore_opp_3_uv = 493750;
|
|
else if (vcore_opp_3_uv == 575000)
|
|
vcore_opp_3_uv = 543750;
|
|
else if (vcore_opp_3_uv == 600000)
|
|
vcore_opp_3_uv = 568750;
|
|
else if (vcore_opp_3_uv == 500000)
|
|
vcore_opp_3_uv = 475000;
|
|
else
|
|
vcore_opp_3_uv = 518750;
|
|
} else if (dvfs_v_mode == 1) {
|
|
/* HV */
|
|
if (vcore_opp_0_uv == 700000)
|
|
vcore_opp_0_uv = 737500;
|
|
else
|
|
vcore_opp_0_uv = 762500;
|
|
|
|
vcore_opp_1_uv = 687500;
|
|
vcore_opp_2_uv = 631250;
|
|
|
|
if (vcore_opp_3_uv == 525000)
|
|
vcore_opp_3_uv = 556250;
|
|
else if (vcore_opp_3_uv == 575000)
|
|
vcore_opp_3_uv = 606250;
|
|
else if (vcore_opp_3_uv == 600000)
|
|
vcore_opp_3_uv = 631250;
|
|
else if (vcore_opp_3_uv == 500000)
|
|
vcore_opp_3_uv = 525000;
|
|
else
|
|
vcore_opp_3_uv = 581250;
|
|
} else if (is_vcore_aging) {
|
|
vcore_opp_0_uv -= AGING_VALUE;
|
|
vcore_opp_1_uv -= AGING_VALUE;
|
|
vcore_opp_2_uv -= AGING_VALUE;
|
|
vcore_opp_3_uv -= AGING_VALUE;
|
|
}
|
|
|
|
if (vcore_opp_3_uv < VCORE_BASE_UV)
|
|
vcore_opp_3_uv = VCORE_BASE_UV;
|
|
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|
pr_info("%s: CT=%d, VMODE=%d, RSV4=%x\n",
|
|
__func__,
|
|
is_vcore_ct,
|
|
dvfs_v_mode,
|
|
dvfsrc_rsrv);
|
|
|
|
pr_info("%s: FINAL vcore_opp_uv: %d, %d, %d, %d\n",
|
|
__func__,
|
|
vcore_opp_0_uv,
|
|
vcore_opp_1_uv,
|
|
vcore_opp_2_uv,
|
|
vcore_opp_3_uv);
|
|
|
|
set_vcore_uv_table(VCORE_OPP_0, vcore_opp_0_uv);
|
|
set_vcore_uv_table(VCORE_OPP_1, vcore_opp_1_uv);
|
|
set_vcore_uv_table(VCORE_OPP_2, vcore_opp_2_uv);
|
|
set_vcore_uv_table(VCORE_OPP_3, vcore_opp_3_uv);
|
|
|
|
return 0;
|
|
}
|
|
|
|
fs_initcall_sync(dvfsrc_opp_init)
|
|
|
|
static int __init dvfsrc_dram_opp_init(void)
|
|
{
|
|
int i;
|
|
|
|
for (i = 0; i < DDR_OPP_NUM; i++) {
|
|
set_opp_ddr_freq(i,
|
|
mtk_dramc_get_steps_freq(i) * 1000);
|
|
}
|
|
|
|
return 0;
|
|
}
|
|
|
|
device_initcall_sync(dvfsrc_dram_opp_init)
|